記事 ID: 000075437 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PCI Express* のインテル Arria 10 ハード IP が、TS1 順序付けされたセットまたは EIOS を送信できず、リンクダウンを示していないのはなぜですか?

環境

  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express* の インテル® Arria® 10 ハード IP に問題があるため® LTSSM が無効の状態になると、TS1 オーダリング・セットまたは EIOS が表示されません。また、信号dl_upは無効の状態ではディ表明されません。

    解決方法

    この問題は、今後の Quartus® Prime 開発ソフトウェアのリリースでは修正される予定はありません。回避策として、LTSSM が無効の状態にあるときは、dl_up信号を無視することができます。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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