詳細
差動信号を使用する場合、LVDS レシーバーまたは LVDS トランスミッター・ブロックの 2 つの I/O パッド内に非差動出力ピンを配置することはできません。また、差動信号がいずれかのチャネルで使用されている場合、LVDS ブロック内の任意のピンにシングルエンド出力を配置することもできません。これらのピンの出力を切り替えると、True-LVDS に影響を与える可能性があります。™ ピン数を増やし、パフォーマンスを低下させます。
ピンは PLL LOCK 変更されることがほとんどないため、これに対する唯一の例外です。出力ピンは、電源ピンまたはグランドピンで区切らない限り、LVDS レシーバーまたはトランスミッター・ブロックから少なくとも 2 つのパッドを離す必要があります。
LVDS差動信号を使用する場合、専用クロックピンとグローバル・クロック・ピンにも同じ 2 パッドのルールが適用されます。LVDS電源ピンまたはグランドピンで区切らない限り、クロックピン (専用と非専用の両方) の 2 つのパッド内に出力ピンを配置することはできません。未使用の True-LVDS ピンは、プレーン上で許容可能なノイズレベルを犠牲にすることなく、入力ピンとして使用できます VCCIO 。Quartus® II フロアプラン・エディターの [パッドの表示] ビューを使用して、パッドの順序を確認します。