記事 ID: 000075432 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/07/30

F タイル・イーサネット・インテル® FPGA Hard IP・デザイン例 40GE-4 バリアントで、システム PLL 周波数が 805.664062MHz を超えるシミュレーションに失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 の問題により、周波数が 805.664062MHz を超えるシステム PLL を使用している場合、F タイル・イーサネット・インテル® FPGA Hard IP・デザイン例 40GE-4 バリアントではシミュレーションに合格できません。

    解決方法

    この問題を回避するには、システム PLL 周波数 805.664062MHz を選択します。

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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