記事 ID: 000075428 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

シミュレーションでデバイスに実装された PLL のロック時間が適切に表示されますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

いいえ、現実的な PLL ロック時間は、どのシミュレーション・ソフトウェアでもモデル化されていません。シミュレーションでは、ロック時間が大幅に短縮されます。実際のロック時間の仕様については、デバイスのデータシートを参照してください。

関連製品

本記事の適用対象: 9 製品

HardCopy™ III ASIC デバイス
Cyclone® III FPGA
Stratix® GX FPGA
Cyclone® II FPGA
Arria® GX FPGA
Stratix® II GX FPGA
Stratix® II FPGA
インテル® Cyclone® FPGA
Stratix® III FPGA

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。