記事 ID: 000075423 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/08/14

インテル® Arria® 10 FPGA PCIe 3.0 エンドポイントは、PCIe 4.0 対応システムと互換性がありません。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Arria® 10 FPGA PCIe 3.0 IP コアは、4.0 データリンク機能交換をサポートされていない DLLP タイプ (PCIe 3.0 仕様に従って) として扱います。サポートされていない DLLP タイプは有効な DLLP のフラグが付いていないため、InitFC をゲート解除しません。

このような場合、インテル® Arria® 10 FPGAによりエラーは報告されません。これは予想される動作です。

解決方法

この問題を回避するには、PCIe* 4.0 システムの [Base spec 4.0 chapter 7.7.4.2 Data Link Feature Capabilities Register (Offset 04h)] でデータリンク機能交換を無効にして、レガシー・ハードウェアと互換性を持たせています。

この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースでは修正されません。

関連製品

本記事の適用対象: 4 製品

インテル® Arria® 10 GX FPGA
インテル® Arria® 10 SX SoC FPGA
インテル® Arria® 10 GT FPGA
インテル® Arria® 10 FPGA & SoC FPGA

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