記事 ID: 000075419 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/27

警告 (16817): verilog HDL waring at alt_etipc3_nphy_elane.v (12698)

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
  • イーサネット 10G MAC インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    イーサネット・インテル FPGA IP向け インテル® Stratix® 10 E タイル・ハード IP の複数インスタンスを使用してデザインをコンパイルすると、モジュールの衝突が原因で上記の警告が表示されることがあります。

    イーサネット・インテル FPGA IP向け E タイル・ハード IP の複数インスタンスを同じインテル® Quartus® Prime プロジェクト内で異なる構成で使用すると、デザインが正しくコンパイルされない可能性があり、フィッターエラーの原因となる可能性があります。

    ユーザーは、prime コンパイルとシミュレーション・コンパイルの両方で、同じ名前のモジュールの設定が overインテル Quartusのコンパイル警告を表示します。

    解決方法

    この問題は、インテル Quartus Prime ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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