記事 ID: 000075418 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Arria® 10 および インテル® Cyclone® 10 HDMI のデザイン例でタイミング違反が見えるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    HDMI* インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Arria® 10 および インテル® Cyclone® 10 FPGAsの HDMI デザイン例を生成してコンパイルすると、次のパスのクロックドメインの交差によりタイミング違反が発生する可能性があります。

ノードから:
*|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1]

ノードへ:
*|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]

解決方法

この問題を回避するには、SDC ファイルに次の制約を追加してください。

set_multicycle_path -end -setup -from*|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1] -to*|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2

set_multicycle_path -end -hold -from*|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1] -to*|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1

この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 18.0 以降修正されています。

関連製品

本記事の適用対象: 2 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 GX FPGA

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