クリティカルな問題
インテル® Arria® 10 および インテル® Cyclone® 10 FPGAsの HDMI デザイン例を生成してコンパイルすると、次のパスのクロックドメインの交差によりタイミング違反が発生する可能性があります。
ノードから:
*|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1]
ノードへ:
*|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]
この問題を回避するには、SDC ファイルに次の制約を追加してください。
set_multicycle_path -end -setup -from*|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1] -to*|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2
set_multicycle_path -end -hold -from*|hdmi_0|u_bitec_hdmi_rx|SCDC_TMDS_CONFIG[1] -to*|hdmi_0|u_bitec_hdmi_rx|Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1
この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 18.0 以降修正されています。