記事 ID: 000075410 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/09/02

Gen3 構成の PCI Express のハード IP が、L0 LTSSM 状態からリカバリー状態に定期的に移行してから再度戻るのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Stratix® V SR-IOV 搭載 PCI Express* のハード IP インテル® FPGA IP
  • V シリーズ Avalon-MM DMA の PCI Express*
  • Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Stratix® V PCI Express* のハード IP インテル® FPGA IP
  • Stratix® V PCI Express* のハード IP インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI® Express インスタンスの Gen3 ハード IP は、受信 (RX) 物理コーディング・サブレイヤー (PCS) が SKP または SKP END パターンと同じデータを受信した場合、L0 からリカバリーに移行し、再度戻ることがあります。 PCS ブロック・シンクロナイザーは、これらが正しく SKP 順序付けセットと解釈され、データの再整列が行われます。これにより、データブロックの境界が破損します。 LTSSM が L0 状態に戻った後で影響を受けるデータが再送信されるため、データが失われることはありません。
     
    PIPE インターフェイスでのこのイベントの署名は次のとおりです。
    ·        影響のあるレーンの PIPE rxdata は、SKP データパターン (AAAAAAAA、AAAAAAAA) または SKP END パターン (AAAAAAAA、XXXXXXE1) と一致します。
    ·        影響を受けるレーンの PIPE rxvalid 信号は、LTSSM リカバリーイベントが終了するまでディサートします。
    ·        影響のあるレーンの PIPE rxsignus 信号は、3'b100 (デコード・エラーまたは視差エラー) を報告します。
     
    スクランブルデータが SKP パターンまたは SKP END パターンと完全に一致することは稀です。  システムによっては、数時間に 1 回発生する場合があります。この問題は、リンク帯域幅に nelakengible の影響を与えます。

    解決方法

    この問題に対する回避策または修正の予定はありません。操作は必要ありません。

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