記事 ID: 000075402 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PCIe* 向けStratix 10 ハード IP でエラー、またはリンク・トレーニングや速度変更エラーが発生するのはなぜですか?

環境

  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    ES1 および ES2 L タイルおよび ES1 H タイル上の PCI* Express コアのインテル® Stratix® 10 ハード IP に問題があるため、以下が表示される場合があります。

    - リンクのトレーニング中または速度の変更中に、PCIe* ハード IP が最大 L0 にリンクしたり、目標のリンク速度を達成したりすることはできません。リンクが起動しない場合、LTSSM は検出またはポーリングの状態で停止します。

    - L0 状態の通常動作時に、レシーバーがエラーを報告する場合があります。

    この 2 つのイベントの発生率は、システム / デバイスの特性と動作条件によって異なります。

     

    解決方法

    影響を受けるタイルでこの問題を回避するには、FPGAを再構成してみてください。

    この問題は製品版の L タイルおよび H タイルで修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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