記事 ID: 000075401 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/27

エラー(19300): DSP WYSIWYG プリミティブ「dafloater_i|s10fpdsp_block_0|sp_mult」にはクロック設定「adder_input_clock」が「なし」に設定されていません。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア・プロ・バージョン 17.1 Stratix 10 ES エディションの Stratix® 10 ネイティブ浮動小数点 DSP IP に問題があるため®乗算モードを使用している場合、コンパイル中に上記のエラーが表示されることがあります。

    解決方法

    _altera_s10fpdsp_block_160_mdhrmmi.sv で次の変更を行います。

    差出人

    .adder_input_clock("0") //(行 28)

    宛先

    .adder_input_clock (「なし」)

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v17.1 以降で修正されています。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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