記事 ID: 000075396 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/01/23

PCIe* 向け インテル® Stratix®10 ハード IP でリンク幅が正しくないと報告される原因

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
    Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Stratix® 10 H タイル ES2 デバイスのリンク認識ロジックに関するエンコーディングの問題により、リンク幅は以下のように誤って認識されます。

実際のリンク幅リンク確認
x1x16
x2x1
x4x2
x8x4
x16x8
解決方法

この問題は、インテル® Quartus® Prime エディション・ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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