Low Latency Ethernet 10G MAC の動的に生成されたマルチレートのサンプルデザインが、Stratix 10 デバイスのコンパイルに失敗するのはなぜですか?

インテル® Quartus® Prime* バージョン 17.1 の問題により、「アナログ電圧」設定を低レイテンシー・イーサネット 10G MAC サンプルデザイン GUI で1_1Vに変更すると、Low Latency Ethernet 10G MAC の動的に生成されたマルチレートサンプルデザインのコンパイルに失敗します。

影響を受けるマルチレートのデザイン例は次のとおりです。

1. 10G USXGMII イーサネットのデザイン例 (インテル® Stratix® 10)
2. 10M/100M/1G/2.5G/10G イーサネットのデザイン例 (Stratix 10)
3. 1588 サンプルデザインを備えた 1G/2.5G イーサネット (Stratix 10)
4. 1588 サンプルデザインを備えた 1G/2.5G/10G イーサネット (Stratix 10)

この問題を回避するには、生成されたマルチレートのサンプルデザイン・プロジェクトから次の IP の IP パラメーター・エディターを起動し、「トランシーバーのVCCR_GXBとVCCT_GXBサポート電圧」の設定を手動で1_1Vに変更します。

1. Stratix 10 L タイル / H タイル・トランシーバー fPLL (\rtl\pll_fpll にある .ip ファイルを開き、設定を変更します)
2. Stratix 10 L タイル / H タイル・トランシーバー ATX PLL (\rtl\pll_atxpllにある .ip ファイルを開き、設定を変更します)
3. 1G/2.5G/5G/10G マルチレート・イーサネット PHY (\rtl\phy にある .ip ファイルを開き、設定を変更します)

この問題はインテル® Quartus® Prime 開発ソフトウェア・バージョン 17.1.1 で修正されています。