記事 ID: 000075392 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

再初期化後に JESD204B IP フラグが不正な Lane Deskew エラーになるのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    JESD204B インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェアおよび Prime 開発ソフトウェア・プロ・エディション 17.1.1 以前のバージョンの問題により、 インテル Cyclone® V、Arria® V、Stratix® V、Cyclone 10 GX、Arria 10 または Stratix 10 デバイス用に生成された JESD204B IP は、再初期化後に不正な Lane Deskew エラー (RX エラーステータス 0 のビット 4) にフラグを立てる可能性があります。これは、異なるレーンが異なるタイミングでアライメントを失っているためです。 この結果、誤ったエラーが発生します。

解決方法

この問題を回避するには、以下の手順に従って、再初期化後にcsr_lane_deskew_err割り込みビットをクリアします。

1. 常に、deskew エラーのためにrx_err_reinit_enビットを無効にして、deskew エラーによる無限の再初期化を回避します。

2. 再初期化後に生じるスキュー・エラーは誤って取り返されているため無視します。

3. JESD204B インテル FPGA IP・ユーザーガイド のセクション「Programmable RBD Offset」の手順に従って、リセット後に発生する実際のスキュー・エラーをクリアします (再初期化後のスキュー・エラーはクリアしません)。

JESD204B インテル FPGA IPでこの問題を解決する予定はありません。

関連製品

本記事の適用対象: 10 製品

Cyclone® V GX FPGA
Cyclone® V GT FPGA
Stratix® V GS FPGA
インテル® Arria® 10 FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Cyclone® V SX SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 GX FPGA

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