記事 ID: 000075391 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

L=1 の設定で JESD204B IP Nios制御デザイン例の 4boration が失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • JESD204B インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・バージョン 17.0 では、Arria® 10 JESD204B Niosコントロール・デザイン例の 2004B の 2004B の 2007 年版が、Quartus® Prime 開発ソフトウェア・スタンダード・バージョン 17.0 でエラーが発生する場合があり、reconfig_* インターフェイスとの Qsys インターコネクトの問題により、Qsys はソースコード・ファイルを生成しません。

    L>1 によるNios制御、RTL ステート・マシン制御、汎用Nios制御、汎用 RTL ステート・マシン制御など、その他の JESD204B IP デザイン例は、この問題の影響を受けません。

    解決方法

    この問題を回避するには、インテル® Quartus® Prime 開発ソフトウェアのインストール・ディレクトリーで次の TCL ファイルのコピーを見つけてバックアップします。

    ip/altera/altera_jesd204/src/lib/phy_adapter/altera_jesd204_phy_adapter_xs_hw.tcl

    • テキスト・エディターを使用して TCL ファイルを開きます。手順xseries_avmm_adapterを検索します。

    • $d_L == 1 OR 条件チェックを、xseries_avmm_adapter手順の下の if ステートメントに追加します。この手順では、次の 3 つの if ステートメントが発生します。

    変更前:

    {[param_is_true RECONFIG_SHARED] の場合

    変更後:

    {[param_is_true RECONFIG_SHARED || $d_L == 1} の場合

    • 変更した TCL ファイルを保存します。

    • Quartus® Prime 開発ソフトウェアを再起動し、新しいプロジェクトを作成するか、既存のプロジェクトを再開し、Arria 10 JESD204B のデザイン例を生成します。

    この問題は、今後のインテル® Quartus® Prime 開発ソフトウェアで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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