記事 ID: 000075389 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Cyclone® 10 GX PCIe ハード IP リンク幅のダウンレーンが必要なのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Cyclone® 10 GX PCIe ハード IP コアが Polling.Config 状態の間に TS2 トレーニング・シーケンスを受け取った場合、レーンの自動反転は保証されません。リンクは予想されるリンク幅より小さいサイズにトレーニングする場合があります。また、正常にトレーニングできない場合があります。これは、任意の PCIe 速度と幅を持つ構成に影響を与える可能性があります。

    Cyclone 10 GX PCIe* ハード IP が Polling.Active 状態の間に TS1 トレーニング・シーケンスを受信すると、レーンの自動反転がサポートされます。

    解決方法

    PCIe* リンクの両端を制御する閉じたシステムの場合、Cyclone 10 GX PCIe ハード IP とリンク・パートナーの間でレーンの反転を伴わなずにボードを設計します。ボード設計がレーンのストゥリシー反転ですでに終了している場合は、インテル® Quartus® Prime 開発ソフトウェア・バージョン 17.1 以降のバージョンで Automatic Lane スライシー反転ソフト IP を使用します。

    PCIe* リンクの両端を制御しないオープンシステムの場合、インテル® Quartus® Prime 開発ソフトウェア・バージョン 17.1 以降のバージョンで自動レーンのスランキー反転ソフト IP 回避策を使用してください。このソフト IP は、Gen1x1 Cyclone 10 GX PCIe ハード IP 構成、プロトコル経由の設定、または自律ハード IP モードをサポートしません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Cyclone® 10 GX FPGA

    免責事項

    1

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