JESD204B IP で [コントロールおよびステータスレジスターの有効化] トランシーバー・オプションを有効にすると、トランシーバーがリセット時に停止するため、IP コアのシミュレーションに失敗します。シミュレーションでは、tx_serial_data / rx_serial_data信号、またはxcvr_rst_tx_ready / xcvr_rst_rx_ready信号が 0 でスタックしている場合があります。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションおよびプロ・エディションのバージョン 17.0 以前のバージョンで、Arria® 10 および Stratix® 10 デバイス用に生成された JESD204B IP に影響します。
この問題を回避するには、reconfig_clk ポートに 100MHz ~ 125MHz クロックを供給し、reconfig_reset ポートへのリセットシーケンスを定義します。
あるいは、トランシーバー・リコンフィグレーション・オプションをオフにします。IP コアのテストベンチは、トランシーバー・リコンフィグレーション・インターフェイスでは動作しないので注意してください。
この問題は、今後のインテル® Quartus® Prime 開発ソフトウェアで修正される予定です。