記事 ID: 000075379 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/12/05

インテル® Arria®10 低レイテンシー 10G MAC 1G/2.5G/10G (プリセット) デザイン例でタイミングエラーが表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    最適化の問題により、1G/2.5G/10G Arria® 10 低レイテンシー・イーサネット MAC デザイン例を使用する場合、ソフト PCS から 10G ハード PCS 転送の間でセットアップ・タイミングエラーが発生する場合があります。

     

     

    解決方法

    このセットアップ・タイミング失敗を回避するには、ソフト PCS から 8G ハード PCS への転送のホールド時間を制約し、以下の制約を使用してセットアップ・タイミング・クロージャーを容易にします。

    if {!]string equal "quartus_sta" $::TimeQuestInfo (nameofofutable)] } {
    set_min_delay -from [get_keepers *|alt_mge16_phy_xcvr_term:*|tx_parallel_data_a10*] - [get_keepers *|twentynm_pcs*:*|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg] -0.2ns
    }

    この問題は、インテル® Quartus® Prime エディション・ソフトウェアの将来のバージョンで修正される予定はありません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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