記事 ID: 000075374 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル FPGA VIP スイートの Deinterlacer II IP 製品のインターレース解除品質が低いのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • デインターレーサー II (4K HDR パススルー) インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Quartus® Prime 開発ソフトウェア v16.1 の VIP スイート・デインターレース II IP に問題があるため、ビデオオーバー・ファームのケイデンス検出および修正アルゴリズムを使用すると、インターレース品質が低下する可能性があり、これは f0/f1 のスワップ問題のためです。

    解決方法

    v16.1 の回避策は、デインターレース II IP の前にカスタムブロックを作成して、着信Avalon-ST ビデオ制御パケットのインターレースニブルのビット 2 を切り替える方法です。この問題はインテル® Quartus® Prime 開発ソフトウェア v17.0 以降修正されています。

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