記事 ID: 000075373 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

ModelSim* SE バージョン 10.5c を使用している場合、Stratix 10 JESD204B IP サンプルデザインのシミュレーションが失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • JESD204B インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime ソフトウェア・バージョン 17.1.1 以前で生成された インテル® Stratix® 10 JESD204B サンプルデザインのシミュレーションは、ModelSim SE バージョン 10.5c を 1ps の解像度でシミュレーションすると失敗する場合があります。

    解決方法

    この問題を回避するには、modelsim do ファイルmsim_setup.tclで vsim コマンドから'-t ps' を削除して、vsim コマンドラインから 1ps の解像度を削除します。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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