記事 ID: 000075372 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/11/27

低レイテンシー 40Gbps イーサネット インテル® Stratix® 10 IP コアをシミュレートする際に、リセット中に waitrequest 信号がアサートされないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー 40G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime ソフトウェア・リリース 17.1 の問題により、シミュレーションでは、リセットがアサートされている間も waitrequest 信号がデアサートされたまま (ロー) ままになります。これは Avalon® メモリーマップド・インターフェイスの仕様に準拠しており、一部のテストベンチでエラーが発生する可能性がありますが、機能上の問題ではありません。

    解決方法

    この問題を回避するには、この動作を無視し、テストベンチのエラーを無視するか、警告にダウングレードします。

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 18.0 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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