このエラーは、トランシーバーのダイナミック・リコンフィグレーション・インターフェイスが有効になっている JESD204B IP コアをインスタンス化する静的 VHDL ラッパーを含む、Arria® 10 デザインの Quartus® Prime 開発ソフトウェア・スタンダード / プロ・エディションのバージョン 17.0 で IP アップグレードを実行する場合に表示される場合があります。
これは、スカラstd_logicから配列std_logic_vectorにreconfig_clkおよびreconfig_resetポートのポートタイプが変更されているためです。
この問題は、JESD204B IP をインスタンス化する Verilog ラッパーのデザインには影響しません。
この問題を回避するには、VHDL ラッパー内のスカラreconfig_clk & reconfig_resetを JESD204B IP コアのアレイ reconfig_clk(0) および reconfig_reset(0) にマッピングします。
例：
変更前:
ポートマップ (
reconfig_clk => reconfig_clk、
reconfig_reset => reconfig_reset
reconfig_avmm_address => reconfig_avmm_address、
reconfig_avmm_read => reconfig_avmm_read、
reconfig_avmm_readdata => reconfig_avmm_readdata、
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest、
reconfig_avmm_write => reconfig_avmm_write、
reconfig_avmm_writedata => reconfig_avmm_writedata、
...
変更後:
ポートマップ (
reconfig_clk(0) = > reconfig_clk、
reconfig_reset(0) = > reconfig_reset、
reconfig_avmm_address => reconfig_avmm_address、
reconfig_avmm_read => reconfig_avmm_read、
reconfig_avmm_readdata => reconfig_avmm_readdata、
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest、
reconfig_avmm_write => reconfig_avmm_write、
reconfig_avmm_writedata => reconfig_avmm_writedata、
...
この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 17.0.1 以降で修正されています。