記事 ID: 000075368 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/03/28

Arria V または Arria 10 デバイス向けの 1G / 2.5G / 5G / 10G マルチレート・イーサネット PHY IP コアの VHDL タイプに問題がありますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 1G 2.5G 5G 10G マルチレート・イーサネット PHY インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    はい。Arria® V 向け 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コアをインスタンス化する場合、または VHDL 内の 10 個のデバイスArria®ブロックを生成する場合、タイミング制約ファイル (.sdc) の問題があります。

    IP コアが提供するタイミング制約は無効であり、適切なタイミング分析は実行されません。

     

    解決方法

    この問題を回避するには、VHDL 生成ブロックを使用して IP コアをインスタンス化しないでください。

    この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    Arria® V FPGA & SoC FPGA

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