クリティカルな問題
はい。Arria® V 向け 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コアをインスタンス化する場合、または VHDL 内の 10 個のデバイスArria®ブロックを生成する場合、タイミング制約ファイル (.sdc) の問題があります。
IP コアが提供するタイミング制約は無効であり、適切なタイミング分析は実行されません。
この問題を回避するには、VHDL 生成ブロックを使用して IP コアをインスタンス化しないでください。
この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。