記事 ID: 000075367 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/01/22

低レイテンシー・イーサネット 10G MAC の動的に生成された 10GBASE-R レジスターモードのデザイン例が、インテル® Arria® 10 デバイスでタイミングに失敗する理由とは?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Prime ソフトウェアのバージョン 17.0 以降インテル® Quartus®の問題により、低レイテンシー・イーサネット 10G MAC の動的に生成された 10GBASE-R レジスター・モードのデザイン例では、統計収集が有効になっている際にタイミングが失敗します。

    解決方法

    この問題を回避するには、altera_eth_top.sdc ファイルに以下 の sdc 制約を追加します。

    if {$::quartus(nameofifutable) == "quartus_fit"} {

    set_clock_uncertainty -from dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_pma_clk -to dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_clkout -hold -add -100ps

    }

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 18.0 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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