記事 ID: 000075365 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PCI Express のハード IP は、無効dl_up状態でも、不正な TS1 順序付けセットを送信dl_up保持するのはなぜですか?

環境

  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Arria® 10 の PCI Express* IP コアのハード IP に問題があるため、LTSSM 無効時にコアがdl_up信号をディアサートしません。 さらに、コアは無効状態になると予測されるEIOS / エレクトリカル・アイドル順序セットを送信しません。

    解決方法

    LTSSM 無効状態の dl_up の資格を得て、 無効 な状態のdl_upを無視する必要があります (つまり、無効な状態でdl_upを解除することを検討してください)。

    順序が正しくないセットに対する回避策はありません。この動作により、リンクパートナーは無効の状態を終了し、検出状態に戻る可能性があります。

    これらの問題は、今後の Quartus® Prime 開発ソフトウェアのリリースでは修正される予定はありません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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