記事 ID: 000075357 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

TX デジタル・リセットがアサーブされると RapidIO II IP コアが送信されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    RapidIO II (IDLE2 最大 6.25Gbaud) インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

RapidIO II IP コアのバグにより、トランシーバーは TX デジタルリセット (Arria® 10 でtx_digitalreset、 またはStratix® 10 で tx_digitalreset_stat) がディサーティングされる前に0xBC文字の送信を開始できます。

これにより、一部のリンクパートナーが IDLE1 シーケンスを誤って検出する可能性があります。IDLE1 シーケンスの検出は、定義された実装です。

RapidIO II IP コアは IDLE2 シーケンスを使用します。

 

解決方法

この問題は、RapidIO II IP コアのソフトウェア・バージョン 17.0 以降修正されています。

関連製品

本記事の適用対象: 12 製品

Cyclone® V GT FPGA
Cyclone® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
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インテル® Stratix® 10 FPGA & SoC FPGA
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