クリティカルな問題
詳細
この問題は DDR2 および DDR3 製品に影響を与えています。
ハード・メモリー・コントローラーを使用した DDR2 および DDR3 デザイン Arria V または Cyclone V デバイスは、タイミングが近いとは限りません。
解決方法
この問題の回避策は次のとおりです。
回避策 1:
UniPHY SDC ファイルに次の誤ったパスを追加します submodules/< (core_name): >_p0.sdc
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*lfifo~LFIFO_IN_READ_EN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*vfifo~INC_WR_PTR_DFF
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*vfifo~QVLD_IN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*altdq_dqs2_inst|phase_align_os~DFF*
上記のパスは、正しく機能するハード転送です。 これらのパスのサイドステップを切断して不正な遅延モデルを実行します。
回避策 2:
シーケンサー・クロック・ドメイン周波数 ( ) を下げるには、 clock_pll_avl_clk
open submodules/< core_name >_p0_parameters.tcl in
1 文字のテキストエディターで、最も重要な数字の 1 桁増加 ::GLOBAL_dut_if0_p0_pll_div(5) します。
例えば、以下を変更します。
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 6000000�
を以下に示します。
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 7000000�
テキスト・エディターでサブモジュール / _pll0.sv を開き、 上記と一致するようにPLL_NIOS_CLK_FREQ_STRの値を変更します。 ステップ。
例えば、以下を変更します。
parameter PLL_NIOS_CLK_FREQ_STR = "88.888883 MHz";�
を以下に示します。
parameter PLL_NIOS_CLK_FREQ_STR = "76.190476 MHz";�
この問題は今後修正される予定です。