記事 ID: 000075311 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

HPS DDR3 のアドバンスト・クロック・フェーズ・コントロール調整は機能しますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 HPS GUI PHY 設定タブで [高度なクロックフェーズ制御] 設定が表示されることがあります。位相値を変更しても、PLL 出力クロックのフェーズには影響がありません。
    解決方法 高度なクロック位相制御調整は、今後のインテル® Quartus® ソフトウェアのバージョンで削除される予定です。® II ソフトウェア。

    関連製品

    本記事の適用対象: 5 製品

    Cyclone® V SX SoC FPGA
    Arria® V ST SoC FPGA
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    Cyclone® V SE SoC FPGA
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