記事 ID: 000075276 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

ATX PLL を使用した場合、PCI Express IP コアのStratix V ハード IP で coreclkout の周波数が正しく報告されない場合

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    周波数 coreclkout が正しく報告されていない ATX PLL の場合、PCI Express IP コアのStratix V ハード IP の場合 は、第 1 世代および第 2 世代 ES デバイスで使用されます。第 2 世代 ES バリアントの場合、周波数 インテル® Quartus® II ソフトウェアが coreclkout 報告している 実際の動作周波数の 2 分の 1。第 1 世代 ES バリアントの場合、周波数 インテル® Quartus® II ソフトウェアが coreclkout について報告しているのが 4 分の 1 であること 実際の周波数

    解決方法

    この問題は、Stratix V ハードバージョン 12.1 で修正されています。 PCI Express IP コアの IP。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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