記事 ID: 000075248 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

{*Name Protected*}(*/stratixv_atoms.vhd: ライン 5355、ポジション 21) および verilog パラメーターが「升卉 {*Name Protected*}」。{*Name Protected*}(*/stratixv_atoms_ncrypt.v: ライン -1、ポジション -1) はタイプ互換性がありません。

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 VHDL が低レベルの Verilog HDL ファイルをインスタンス化する場合、Cadence NC-Sim ソフトウェアで VHDL デザインをシミュレーションする際にこのエラーが発生する場合があります。
解決方法 このエラーを回避するには、 -namemap_mixgen コマンドでオプションを使用 ncelab します。

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