記事 ID: 000075245 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Cadence* NCSIM* Arria® V PCIe* シミュレーションが L0 で完全に停止してタイムアウトするのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • Arria® V PCI Express* のハード IP インテル® FPGA IP
  • Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Arria® V PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
  • V シリーズ Avalon-MM DMA の PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Cadence* NCSim* を使用して pci* Express* 向けArria® V ハード IP をシミュレーションする際の問題のため® II バージョン 13.0SP1 ではシミュレーション・モデルを更新する必要があります。

    解決方法

    更新されたファイルは NewArriaVModelFiles.zipで確認でき、既存のファイルは次の場所に置き換えられます。

    >/quartus\eda\sim_lib\cadence

    この問題は Quartus® II バージョン 14.0 以降修正されています。

    関連製品

    本記事の適用対象: 5 製品

    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA

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