ベーシック (PMA-Direct) モードで構成されたStratix IV GX またはStratix IV GT デザインが、Stratix IV ハンドブック (stratix_iv_gx_ki、stratix_iv_gt_ki) で推奨 implemented.as 場合でも、タイミングを満たしていないのはどうしてですか?

「Stratix IV ハンドブック」の第 2 巻「Stratix IV クロッキング」章の「PMA ダイレクトモードにおける左 / 右 PLL 要件」セクションでは、   一部のデータレートの上で、FPGA・ファブリックとトランスミッター PMA インターフェイス間のタイミングを満たす必要があることを指定しています。これらの左右の PLL は、タイミングを満たすためにデバイスの同じ側に配置する必要があります。

Quartus® II ソフトウェア・バージョン 9.0 では、これらの PLL がデバイスの反対側に正しく配置されていない可能性があります。

インテル® Quartus® II ソフトウェアが左右の PLL を同じ側に配置するには、次の 2 つのオプションのいずれかを使用します。

• 位置の割り当てごとに左右の PLL を指定します。

1. アサインメント・エディターで PLL 出力クロックを確認します。
1. [課題]メニューから [アサインメント編集者]をクリックして、アサインメント・エディターを開きます。
2. [カテゴリー ] ウィンドウで[PLL]をクリックします。
3. [To]列の空白フィールドをダブルクリックし、右側の矢印をクリックして[Node Finder]を選択します。 
4. 特定の ALTPLL インスタンスの PLL 出力クロックを見つけて選択します。
5. [OK] をクリックしてNode Finderを閉じます。PLL 出力クロック信号名が To 列に入力されるようになりました。
2. 位置列をダブルクリックして特定の PLL を選択することで、PLL 出力クロックに特定の物理 PLL # を割り当てます。  トランシーバー・チャネルとしてデバイスの同じ側に PLL を選択する必要があります。  例えば、関連するトランシーバー・チャネルが GXBR0、GXBR1、GXBR2、または GXBR3 の場合は、右側の PLL (PLL_R4 など) を選択します。 

• 「エッジ」アサインメントで左右の PLL を指定

1. アサインメント・エディターで左右の PLL 出力クロックを探します。
1. [課題]メニューから [アサインメントエディター]をクリックして 、[アサインメントエディター] を開きます。
2. [カテゴリー ] ウィンドウで[エッジ] をクリックします。
3. [To] 列の空白フィールドをダブルクリックし、右側の矢印をクリックして Node Finderを選択します。
4. 特定の ALTPLL インスタンスの PLL 出力クロックを見つけて選択します。
5. [OK] をクリックして Node Finder を閉じます。  PLL 出力クロック信号の名前を[To]列に入力する必要があります。
2. [場所]列をダブルクリックして特定のエッジを選択することで、PLL 出力クロックに特定のエッジを割り当てます。  関連付けられたトランシーバー・チャネルがデバイスの左側にある場合は EDGE_LEFT オプションを選択します。関連付けられているトランシーバー・チャネルがデバイスの右側にある場合はEDGE_RIGHTオプションを選択します。

検証のために、フィッター処理が完了した後で、Quartus® II チップ・プランナーを使用して ALTPLL インスタンスの物理的な位置を確認できます。