詳細
インテル® Quartus® II ソフトウェア・バージョン 9.1 以降で PCI Express コンパイラーを使用しているStratix® IV デバイスでリンク・トレーニングまたはダウン・トレーニングに問題が発生している場合は、Gen2 x4 または x8 のソフトウェア IP ブロック (SIP) を対象に、リセット・コントローラーが以下の手順を実装していることを確認してください。以下の図を参照してください。
図 1.PCI Express リセット・シーケンス要件
- pll_powerdown期間 (1) ~ (2) のpll_powerdownの表明
- pll_lockedが (3) を主張する場合、tx_digitalresetのディアサート (4)
- 使用中のデアサーが発生する場合 (5)、rx_analogresetのデアサー (6)
- rx_analogresetの自己主張後に 75us を待機 (6)、rx_digitalresetのデ表明 (7)
- pipephyatuestatus de-ストランス (8) は、LTSSM_stateが detect.active (9) 状態に移行していることを示します。
- pipephystateus が receiver.detected (10) 状態に変更すると、LTSSM_stateがポーリング (11) 状態に移行する前に
- LTSSM_stateがポーリングに変わると (11) assert rx_digitalreset (12)
- rx_signaldetect[n-1:0] 信号を監視します。そのうちの 1 つが (13) 主張し、3ms でインスサートが続くまで (14)
- rx_signaldetect信号が 3ms (14) で主張されたままの場合、デ・アサート・rx_digitalreset (15)
PCI Express (PIPE) ファンクション・モードのリセット・シーケンスが完了しました。