記事 ID: 000075194 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2014/12/09

Cyclone® V EPE IP タブで、DDR3 SDRAM UniPHY IP に 16 ビットのデータ幅を選択するにはどうすればよいですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • UniPHY インテル® FPGA IP 搭載 DDR3 SDRAM コントローラー
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Cyclone® V EPE IP タブには、DDR3 SDRAM UniPHY IP の 16 ビットデータ幅オプションがありません。

     

     

    解決方法

    32 ビットを選択し、I/O タブでインスタンス化を手動で変更 (つまり、ピン数を調整します - # dq ピン、#dqs ピン) を調整して、16 ビットのインスタンス化を作成します。

    CLK、PLL、RAM、ロジックタブの 32 ビット・オプションのエントリーを再利用して、16 ビット消費電力を見積もる。

    関連製品

    本記事の適用対象: 6 製品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

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