記事 ID: 000075180 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

最終タイミング・モデル変更: Stratix III DDR 入力機能障害

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    STRATIX III DDR 入力レジスターがエッジ・アラインド・キャプチャーに失敗する Time2 タイミング・アナライザーが正しく表示されている間にデータを正しく入力する コーナークロックピンとコーナー PLL を使用するとスラックが発生します。最終回 Stratix III デバイスのタイミングモデルを変更しました。 コーナークロックピンからコーナー PLL までのパス遅延。

    解決方法

    影響を受けるStratix上で影響を受けるパスを利用したデザイン III パーツは Time Analyzer タイミング・アナライザーを再実行する必要があります。新しいタイミングの場合 違反が発生した場合、フィッターを再実行する必要があります。

    この問題は、Quartus® II ソフトウェア・バージョン 10.0 で修正されました。 SP1。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® III FPGA

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