記事 ID: 000075161 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V、Arria V、Cyclone V トランシーバー・デバイスにトリプル・スタンダード・プロトコルを実装する際に、単一の Tx PLL を共有する複数の SDI IP インスタンスをマージできないのはなぜですか?

環境

    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

トリプル・スタンダード・モードの SDI IP は、plL リコンフィグレーションを実装して、Stratix® V、Arria® V、およびCyclone® V トランシーバー・デバイスのデータレートを切り替えます。複数の IP インスタンスが単一のトランシーバー Tx PLL を共有している場合、XCVR_TX_PLL_RECONFIG_GROUP .qsf の割り当てが必要です。この割り当ての詳細については、トランシーバー PHY IP ユーザーガイドの「PLL リコンフィグレーション」セクションで説明しています。

http://www.altera.com/literature/ug/xcvr_user_guide.pdf

解決方法

 

関連製品

本記事の適用対象: 10 製品

Stratix® V GX FPGA
Cyclone® V SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V GT FPGA
Arria® V SX SoC FPGA
Arria® V GZ FPGA
Arria® V GX FPGA
Stratix® V FPGA

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