詳細
Stratix向け™ およびStratix™GX デバイスの場合、プロジェクトクロック設定が PLL 設定を上書きします。この問題は、PLL が位相シフトを提供するように設定されている場合に、[設定] ダイアログボックスで PLL の入力クロック周波数設定を変更した場合に発生することがあります。インテル® Quartus®®この場合、II ソフトウェアはタイミング分析を実行する際に位相シフト遅延を再計算しません。この問題は、タイミング・バランシング中に報告された I/O 時間に影響を与える可能性があります。
この問題を回避するには、入力クロック周波数を変更したタイミング解析を実行する前にフィッターを再実行してください。
この問題は、Quartus® II ソフトウェアの今後のバージョンで修正される予定です。