記事 ID: 000075135 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V PCI Express Gen1/2 リンクが正しくトレーニングできないのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® V PCI Express® ハード IP コアの Gen1 および Gen2 デザインの PMA 設定が最適でないことが原因で、PCI Express* リンクで L0 ステートへの正しいトレーニングに失敗する場合があり、代わりに LTSSM が 0,1,2,4,0,1,2,4....間で切り替わる場合があります。

解決方法

この問題は Quartus® II ソフトウェア・バージョン 12.0 DP2 以降で修正されています。 デバイス・パッチ (DP) のインストール手順については、次のリンクを参照してください。

http://www.altera.com/support/kdb/solutions/rd06202012_726.html

関連製品

本記事の適用対象: 2 製品

Stratix® V GX FPGA
Stratix® V GT FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。