記事 ID: 000075101 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/12/15

インテル® Stratix® 10 FPGA高速 LVDS I/O インターフェイスを動的に別のデータレートまたはフェーズシフトに設定できますか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Stratix® 10 FPGA高速 LVDS I/O インターフェイスは、別のデータレートまたはフェーズシフトに設定することができますが、LVDS SERDES インテル® FPGA IPコア・パラメーター・エディターで 外部 PLL を使用 オプションが選択されている場合に限ります。このオプションが選択されていない場合、データレートまたは位相シフトを変更すると、正しいリセットと初期化シーケンスが続いた場合でも、ダイナミック・フェーズ・アライメント (DPA) 回路のロックが失敗する可能性があります。

 

解決方法

外部 PLL モードの使用の詳細については、インテル® Stratix® 10 高速 LVDS I/O ユーザーガイド、セクション 3.1.7 を参照してください。

リセットおよび初期化シーケンスの詳細については、インテル® Stratix® 10 高速 LVDS I/O ユーザーガイド、セクション 4.2.2 を参照してください。

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インテル® Stratix® 10 FPGA & SoC FPGA

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