記事 ID: 000075100 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/07/04

Quartus® Prime 開発ソフトウェア・プロ・エディションのコンパイル・レポートに、PLL Freq Min Lockと PLL Freq Max Lockが表示されないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    IOPLL インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディションでは、以下のデバイスファミリーのコンパイル・レポートから、IOPLL の PLL 周波数最小ロック、PLL 周波数最大ロック・レポート、およびフラクショナル PLL (fPLL) が削除されます。

  • Agilex™ FPGA
  • Stratix® 10 FPGA
  • Arria® 10 FPGA
  • Cyclone® 10 GX FPGA
解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションで修正されています。

関連製品

本記事の適用対象: 4 製品

インテル® Cyclone® 10 GX FPGA
インテル® Arria® 10 FPGA & SoC FPGA
インテル® Agilex™ FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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