記事 ID: 000075043 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/03/09

インテル® Arria® 10 および インテル® Cyclone® 10 GX デバイスを使用する際、入力遅延チェーンの割り当てがタイミング・アナライザーに正しく反映されないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    汎用コンポーネント
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

I/O に割り当てられた入力遅延チェーン設定がタイミング・アナライザーに反映されるようにするには、解像度セクションの以下の手順に従ってください。

解決方法

インテル® Arria® 10 および インテル® Cyclone® 10 GX デバイスで、それぞれのピンの高速入力レジスターを有効にします。

関連製品

本記事の適用対象: 2 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 GX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。