詳細
下の表の仕様は、インテル® Stratix® 10 のすべてのインテル Agilexデバイスで、アクティブシリアル (AS) クロック周波数にそれぞれ対応する合計外部伝搬遅延 (TEXT_DELAY®) を示しています。
内蔵オシレーターをコンフィグレーション・クロック・ソースとして使用する場合:
| AS CLK Freq (MHz) | TEXT_DELAY 分 (ns) | TEXT_DELAY 最大値 (ns) |
|---|---|---|
| 25 | 0 | 24 |
| 58 | 0 | 20 |
| 77 | 0 | 20 |
| 115 | 0 | 20 |
OSC_CLK_1をコンフィグレーション・クロック・ソースとして使用する場合:
| AS CLK Freq (MHz) | TEXT_DELAY 分 (ns) | TEXT_DELAY 最大値 (ns) |
|---|---|---|
| 25 | 0 | 24 |
| 50 | 0 | 24 |
| 71.5 | 0 | 35 |
| 100 | 0 | 24 |
| 108 | 0 | 22 |
| 125 | 0 | 18 |
| 133 | 0 | 15 |
注: 上記の表に記載されているデータは、保留中のシリコン特性評価中の予備的なデータです。
解決方法
インテル® Stratix® 10 コンフィグレーション・ユーザーガイド およびインテル Agilex®構成ユーザーガイド は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 20.3 以降に更新されています。