詳細
アサインメント・エディターで、インテル Agilex 7 FPGA®ハード・プロセッサー・システム (HPS) I/O の [自動オープンドレイン ピン] オプションを設定した場合、割り当てられた I/O ではアサインメントは有効にされません。これは、現在、HPS インテル Agilex 7 FPGAが、アサインメント・エディターによる I/O のオープンドレイン設定の制御をサポートしていないためです。
解決方法
インテル AGILEX 7 FPGA HPS のオープンドレイン設定を有効にするには、HPS RTL のインスタンス化時にパラメーターを変更し、HPS IP でオープンドレイン設定を確立する必要があります。HPS I/O でオープンドレイン設定を有効にする回避策の手順は次のとおりです。
- HPS IP を生成します。
- 作成した *_interface_generator*.sv を見つけます。代表的な場所はディレクトリー /*/ip///intel_agilex_interface_generator_>_.sv です。
- 変更する I/O に関連するtennm_io_obufインスタンスを見つけます (すべての I/O には obuf と ibuf がありますが、変更する必要があるのは obuf のみです)。
- パラメーター設定の.open_drain_output(「true」) をインスタンスに追加します。
- デザインで 完全な再コンパイルを実行します。
次に、.sv ファイルに表示される内容の例を示します (太字部分は追加する必要があります)。
ワイヤー [0:0] gpio1_io4_out;
tennm_io_obuf #(.open_drain_output("true")) hps_gpio1_io4_obuf(
.i (gpio1_io4_out)
.o (gpio1_io4)
.oe (1'b1)
);
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.3 以降で修正されています。