記事 ID: 000075010 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/02/14

ダイナミック・リコンフィグレーションが有効になっている場合、インテル® Arria®10 の IOPLL FPGAs誤った出力クロックでパワーアップするのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • IOPLL リコンフィグレーション・インテル® FPGA IP
  • IOPLL インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    パワーアップ時の競合状態が原因で、インテル® Arria® 10 デバイスの IOPLL が誤った出力クロック周波数または誤ったデューティー・サイクルで起動したり、ダイナミック・リコンフィグレーションが有効になっているとロックを達成できなかったりする場合があります。

    解決方法

    これを回避するには、IOPLL リコンフィグレーション・コアの入力ポート「mgmt_clk」を、別の IOPLL リコンフィグレーション・インテル® FPGA IP インテル FPGA IPの出力ポート「outclk」からドライブし、mgmt_resetをこのクロックと同期します。これにより、IOPLL リコンフィグレーション・コアへのクロックがパワーアップ時に切り替わらないようインテル FPGA IP、IOPLL は正しいパラメーターで電源をオンにできます。

     

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    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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