記事 ID: 000075006 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/05/13

クアッドシリアル・コンフィグレーション (EPCQ) デバイスの出力ホールド時間 (tCLQX) は、Arria® V、Stratix® V、および Cyclone® V デバイスのアクティブシリアル (AS) コンフィグレーションの DCLK (tDH) 立ち下がりエッジ後のデータ・ホールド時間を満たしていますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

クアッドシリアル・コンフィグレーション (EPCQ) デバイスの出力ホールド時間 (tCLQX) は、Arria® V、Stratix® V、および Cyclone® V デバイスのアクティブシリアル (AS) コンフィグレーションの DCLK (tDH) 立ち下がりエッジ後のデータ・ホールド時間を満たしていますか?

解決方法

FPGA

評価結果

Arria® V GX/GT/SX/ST

はい。

EPCQ デバイスのデータシートには、tCLQX の仕様は表示されません。しかし、Arria V GX/GT/SX/ST のキャラクタライゼーション・データは、EPCQ デバイスの最小 tCLQX が、Arria® V デバイス・データシートに示されている AS コンフィグレーションの最小 tDH 要件と同じまたはそれ以上であることを示しています。

Arria® V GZ デバイス

現地のフィールド・アプリケーション・エンジニア (FAE) にお問い合わせいただくか、 マイ・インテル のサポートページ でサービスリクエストを送信してください。

Stratix® V GT/GX/GS/E

お近くの FAE にお問い合わせいただくか、 マイ・インテル ・サポート・ページでサービスリクエストを送信してください。

Cyclone® V デバイス

次のナレッジベースの記事を参照してください。

クアッドシリアル・コンフィグレーション (EPCQ) デバイスの出力ホールド時間 (tCLQX) は、Cyclone® V デバイスのアクティブシリアル (AS) コンフィグレーションの DCLK (tDH) 立ち下がりエッジ後のデータ・ホールド時間要件を満たしていますか?

関連製品

本記事の適用対象: 4 製品

Cyclone® V FPGA & SoC FPGA
インテル® FPGA コンフィグレーション・デバイス EPCQ
Arria® V FPGA & SoC FPGA
Stratix® V FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。