記事 ID: 000075004 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/31

Cyclone® V SoC デバイスでの JIC プログラミング中に、一部の GPIO ピンが低くドライブする理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・ライト・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime ソフトウェアの工場出荷時のデフォルト SFL イメージの問題により、以下のタイプの Cyclone® V SoC デバイスで JTAG 間接コンフィグレーション・ファイル (.jic) を使用してシリアル・コンフィグレーション・デバイスをプログラミングする際、一部の汎用 I/O (GPIO) ピンが低くなります。

    • Cyclone V SE - メンバーコード A5、パッケージ F896 (31mm)
    • Cyclone V SX - メンバーコード C5、パッケージ F896 (31mm)
    • Cyclone V ST - メンバーコード D5、パッケージ F896 (31mm)
    解決方法

    この問題を回避するには、以下の手順を実行して影響を受けるデバイスの元の工場出荷時のデフォルト SFL 画像を修正した画像に置き換えます。

    1. ダウンロード 次のファイルと 解凍 それ。 あなたは、修正されたデフォルトのSFL画像、sfl_enhanced_01_02d120dd.sofを見つけることができます。
    2. 開く ディレクトリー・ファクトリーのデフォルト SFL イメージの場所。
      • インテル Quartus Prime ソフトウェア: インストール・ディレクトリー
      • スタンドアロン・インテル Quartus・Prime ソフトウェア・プログラマー: /qprogrammer/common/devinfo/programmer
    3. ディレクトリー内のsfl_enhanced_01_02d120dd.sof をし、修正した SFL 画像に置き換えます

    関連製品

    本記事の適用対象: 3 製品

    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

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