Cyclone® V SoC デバイスでの JIC プログラミング中に、一部の GPIO ピンが低く駆動されるのはなぜですか?

Quartus® Prime 開発ソフトウェアの工場出荷時のデフォルト SFL イメージの問題により、以下の Cyclone® V SoC デバイスでの JTAG 間接コンフィグレーション・ファイル (.jic) を使用してシリアル・コンフィグレーション・デバイスをプログラミングすると、一部の汎用 I/O (GPIO) ピンがローに駆動します。

• Cyclone V SE - メンバーコード A5、パッケージ F896 (31mm)
• Cyclone V SX - メンバーコード C5、パッケージ F896 (31mm)
• Cyclone V ST - メンバーコード D5、パッケージ F896 (31mm)

この問題を回避するには、次の手順を実行して、影響を受けるデバイスの元の工場出荷時の既定の SFL イメージを修正されたイメージに置き換えます。

1. 以下のファイルをダウンロードして解凍してください。修正されたデフォルトのSFLイメージ、sfl_enhanced_01_02d120dd.sofを見つけることができます。
   • sfl_enhanced_01_02d120dd.sof.corrected.zip
2. ディレクトリーの工場出荷時のデフォルトのSFLイメージの場所を開きます。
   • Quartus® Prime ソフトウェア: <install directory>/quartus/common/devinfo/programmer
   • スタンドアロン Quartus® Prime 開発ソフトウェア・プログラマー : <インストール・ディレクトリー>/qprogrammer/common/devinfo/programmer
3. ディレクトリーで sfl_enhanced_01_02d120dd.sof を見つけて、修正した SFL イメージに置き換えます。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 19.1 で修正されています。しかし、Quartus® Prime スタンダード・エディション・ソフトウェアは引き続きこの問題の影響を受けます。インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションを使用する場合は上記の回避策を使用するか、インテル® Quartus®® Prime 開発ソフトウェア・プロ・エディション・プログラマー・ツールのバージョン 19.1 以降を使用してください。インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションは、今後のバージョンで改善される予定です。