エミュレーションされた TDP デュアル・クロック・モード・パラメーターを有効にした状態で RAM: 2 ポート・インテル® FPGA IPをインスタンス化する際、FPGA リソース使用率が予想より高いのはなぜですか?

エミュレーションされた TDP デュアル・クロック・モード・パラメーターが有効になっている RAM: 2 ポート・インテル® FPGA IPを インテル® Quartus® Prime ソフトウェアでインスタンス化すると、10 個のデバイスを インテル® Stratix®ターゲットにすると、FPGAリソースの使用率が予想より高くなる場合があります。これは、RAM: 2 ポート・インテル® FPGA IPによって実装された追加の FIFO によって発生します。

この問題を回避するには、次の手順を実行します。

1. 階層を移動して、fifo_wrapper_in インスタンスを見つけます。
2. dcfifo_component インスタンスを見つけるまで、階層を進みます。
3. LPM_NUMWORDS および LPM_WIDTHU パラメーターの値を削減します。LPM_NUMWORDSに割り当てられた値は、次の式に準拠する必要があります: 2^LPM_WIDTHU。デザインのデータレートをサポートするには、FIFO の深度が適切であることを確認します。

例として、

dcfifo_component.lpm_numワード = 16

dcfifo_component.lpm_widthu = 4

4. fifo_wrapper_out インスタンスで手順 1 から 3 を繰り返します。