詳細
バージョン 2019.02.20 以降。インテル® MAX® 10 FPGA デバイスファミリーのピン接続ガイドライン では、DEV_CLRn ピンとDEV_OE ピンの説明が以下のように変更されています。
- DEV_CLRn - デバイス全体のリセットを有効にする (DEV_CLRn) オプションが無効であり、I/O ピンとして使用されていない場合は、DEV_CLRn ピンを GND に結び付けることをおすすめします。
- DEV_OE - デバイス全体の出力イネーブルを有効にする (DEV_OE) オプションが無効であり、I/O ピンとして使用されない場合は、DEV_OE ピンを GND に結び付けることをおすすめします。
これらの変更は、DEV_CLRn ピンとDEV_OEピンのピン接続ガイドラインを簡素化するために、混乱を避けるために行われました。
ただし、デバイス全体のリセットを有効にする (DEV_CLRn) オプションが [デバイス全体の出力イネーブルを有効にする ] (DEV_OE) オプションが無効であり、ユーザー I/O ピンとして使用されていない限り、DEV_CLRn ピンとDEV_OEピンを VCCIO に結び付けたり、これらのピンを接続しておいたりすることもできます。 DEV_CLRn ピンと DEV_OE ピンを未接続のままにした場合、これらのピンを弱いプルアップで入力トライステートに設定することをお勧めします。
解決方法
10 FPGA デバイスファミリーのピン接続ガイドラインインテル® MAX®、ドキュメントを参照してください。