詳細
DDR CAS レイテンシー 2.0 および 2.5 デザインのシーケンサーは、サポートされている最小レイテンシーに近い動作をしています。VHDL で生成されたシーケンサーブロックには既知の問題があり、シミュレーションでエラーが発生しますが、同じデザインの Verilog バージョンは合格します。この問題は、クロックネットのデルタ・サイクル遅延が原因です。この問題を解決するには、次の手順を実行する必要があります。
1) プロジェクト・ディレクトリーで_phy.vho ファイルを開きます。
2) ポストアンブル・ブロックの altsyncram インスタンス化を検索します (これは「altsyncram」を検索することで実行できます - 空白に注意してください)。これは、「ポストアンブル」という文字を含むラベルが付いた altsyncram コンポーネントである必要があります。
3) clock1 ポートに接続されている信号 (以下の名前に類似した名前) を検索して、この信号が割り当てられているデザインのポイントを確認します (このポートは通常ライン 4043 付近です)。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
4) 課題を以下の課題に変更します。not(.) 内の信号は、読み取りデータパスに関連付けられている altsyncram コンポーネントの 2 番目のインスタンスの clock0 ポート上の信号と同じでなければなりません (ラベルに「read_dp」)。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1 <= not (wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4);
注: この手順ではシミュレーションのデルタ遅延は取り除きますが、コードは変更されません。上記のアサインメントの右側は、「wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1」信号に割り当てられた信号への割り当ての右側と見なされます。
5) シミュレーターで_phy・コンポーネントが再コンパイルされている場合、デザインはパスする必要があります。
1) プロジェクト・ディレクトリーで_phy.vho ファイルを開きます。
2) ポストアンブル・ブロックの altsyncram インスタンス化を検索します (これは「altsyncram」を検索することで実行できます - 空白に注意してください)。これは、「ポストアンブル」という文字を含むラベルが付いた altsyncram コンポーネントである必要があります。
3) clock1 ポートに接続されている信号 (以下の名前に類似した名前) を検索して、この信号が割り当てられているデザインのポイントを確認します (このポートは通常ライン 4043 付近です)。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
4) 課題を以下の課題に変更します。not(.) 内の信号は、読み取りデータパスに関連付けられている altsyncram コンポーネントの 2 番目のインスタンスの clock0 ポート上の信号と同じでなければなりません (ラベルに「read_dp」)。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1 <= not (wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4);
注: この手順ではシミュレーションのデルタ遅延は取り除きますが、コードは変更されません。上記のアサインメントの右側は、「wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1」信号に割り当てられた信号への割り当ての右側と見なされます。
5) シミュレーターで_phy・コンポーネントが再コンパイルされている場合、デザインはパスする必要があります。