記事 ID: 000074903 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

PLL リコンフィグレーションによってクロック出力に誤った結果が生じるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 インテル® Quartus® II ソフトウェア・バージョン 4.2 以降、フィッターは PLL 出力クロックを異なるクロックからルーティングできます。 ングを改善するため、設計者が指定したカウンター数を超える可能性があります。例えば、デザイン内のポート C0 に接続されているクロックが C0 カウンターに接続されていない可能性があります (C2 カウンターにルーティングされる可能性があるため、 デザインを配線する能力を向上させる)。その場合、PLL 再構成に使用される PLL スキャン・チェーン・ファイルが正しいカウンターを対象としていない可能性があります。このファイルは、設計者が計画していたとおりに C0 カウンターを再構成することができます。 ただし、C2 カウンターは出力クロックに接続されたカウンターです。C2 クロックは意図した設定とは異なる設定で再構成されるため、予測できない結果が生じる場合があります。

その PLL で PRESERVE_PLL_COUNTER_ORDER ロジックオプションを ON に設定します。または、設計者は、以下を確認できます。 コンパイル・レポート・ファイル内の PLL の使用方法を確認し、リコンフィグレーション・スキャン・チェーン・ファイルを調整して、 Quartus® II が選択したカウンター。

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本記事の適用対象: 1 製品

Stratix® II FPGA

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