記事 ID: 000074898 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

データレートが 10Gbps を超える場合、レシーバーからFPGAコア・インターフェイスまで、Stratix IV GT デバイスに対して最小パルス幅タイミング違反が見られるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    このタイミング違反は Timeが報告します。® インテル® Quartus® ソフトウェアの問題が原因です。® Stratix使用時の II ソフトウェア・バージョン 9.0 SP2® IV GT デバイス。

    これはソフトウェアの問題Stratix、IV GT デバイスはシリコンで期待どおりに動作するため、これらのタイミング違反を無視する場合があります。

    Stratix IV GX デバイスは影響を受けません。

    この問題は、Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® IV FPGA
    Stratix® IV GT FPGA

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